串口发送模块——1字节数据发送

自之经历

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  • 属性差的记录本但出网络:海海词典,在投机之书本上,因为后来发生网状态而机器性能非常不同,所以啊用了几独月之略带词典,小巧!
  • 办公室使用(有网):微软肯定应词典(现正以)
  • 灵格斯:很敢于的词典可以下载离线词典包
  • 生道词典:去年年交今天一直采取,对于非专业词汇翻译或OK的。

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多词典对同样单词之翻

以下是见仁见智词典对同一个单词的翻

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  奇偶校验是平等种植非常简单常用之多少校验方式,分为奇校验和偶发性校验。奇校验需要保证传输的数据总共有单数个逻辑高电平,若是偶校验则使管传输的数产生奇迹数只逻辑高电平。即“奇偶”的意思就是是数中(包括学验位)中1底个数。例如:传输的数额位是0100_0011。如果是惊讶校验,校验位是0,偶校验校验位是1。

前言

今日在拘留一个API,遇到有的生词不会见,花了数日子在甄选词典上面,做个小结。葡京在线开户 6

 

本身的挑选

干活晚便以于多是生道词典,同时还足以给浏览器装及译扩展。

有道在线翻译:http://fanyi.youdao.com/

  此次考试旨在通过串口试验,讲述FPGA的硬件设计思想与通用设计流程。串口是电子设计中杀广,可以说控了串口数据收发,就了解了极端基本的时序操作。串口的数目收发过程有该一贯的数额格式。下面是此次试验应用的多寡格式,在满足串口格式规范前提下是可变的:

  空闲状态下也高电平,当发送数据时,先发送小电平起始位,后从没有开始逐位发送有效数据比特,数据位位数由两岸约定,此处设定为8各类。可每当数据位后加加数据校验位,但当时不是必须的。发送了晚发送高电平停止位并不停空闲状态直至下同样不行发送。虽然本次试验没有采用,但这里大概讲一下奇偶校验的规律:

  设计思想与代码规范均借鉴明德扬至简设计法,有不足之处希望大家差不多提建议,真正做到至简设计。本篇着重提出FPGA通用设计思想,以计数器为着力之代码规范及VIVADO
debug操作流程。

  有了这些准备知识,我们初步设计串口发送模块。第一步要明显规划目的:要统筹之模块功能当一个钟周期要能信号中时,将输入数据经过串口发送给PC机。后续可以透过FIFO缓存数据,实现多单数据的发送。知道设计目的后,通常如果开始根据大致功能拓展模块划分,模块之间的接口定义以及各个模块内部的硬件设计。本次实验只是出一个模块,所以直接由模块接口定义开始。每个模块都使有必不可少之钟表和复位输入,另外串口发送模块需要保证数据未重发送,因此若发发送使能信号。为了满足不同速率需求,需要波特率设定输入信号来选通不同的波特率。最紧要之是用发送数据输入端口。发送侧要生数量串行输出端口和殡葬完指示输出。综上,串口发送模块接口示意图如下:

  到目前为止最要的设计工作都开得了了,接下的代码编写也便从不其他难度可言。

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  现在始发模块内部职能的硬件实现。首先需要一个参数可变换的分频计数器满足不同波特率要求。为是要一个查找表结构对输入的波特率设定指令进行译码,改变计数器参数。然后一旦将数据开展并串转换可以通过一个比特位计数器控制数据选择器实现,这样好用发送比特位数与待发送数据位数相呼应。至于发送完指示信号就待根据比特计数器的数值改变即可。在设计代码前先行打生要信号的时序波形图有助于理清思路:(此处设比特计数器每个时钟周期计数一次于有益画图)

 

 1 `timescale 1ns / 1ps
 2 
 3 module send_data_top(
 4     input sys_clk_p,
 5     input sys_clk_n,
 6     input rst_n,
 7     input key,
 8     output dout,
 9     output tx_done_out
10     );
11     (*mark_debug = "true"*)wire tx_done;
12     (*mark_debug = "true"*)wire key_en;
13     // 差分时钟转单端时钟
14     // IBUFGDS是IBUFG差分形式,当信号从一对差分全局时钟引脚输入时,必须使用IBUFGDS作为全局时钟输入缓冲
15     wire sys_clk_ibufg;
16     IBUFGDS #
17     (
18     .DIFF_TERM ("FALSE"),
19     .IBUF_LOW_PWR ("FALSE")
20     )
21     u_ibufg_sys_clk
22     (
23     .I (sys_clk_p), //差分时钟的正端输入,需要和顶层模块的端口直接连接
24     .IB (sys_clk_n), // 差分时钟的负端输入,需要和顶层模块的端口直接连接
25     .O (sys_clk_ibufg) //时钟缓冲输出
26     );
27     
28     key_jitter key_jitter(
29     .clk(sys_clk_ibufg),
30     .rst_n(rst_n),
31     .key_i(key),
32     .key_vld(key_en)
33     );
34     
35     uart_tx uart_tx(
36     .clk(sys_clk_ibufg),
37     .rst_n(rst_n),
38     .baud_set(3'b000),//[2:0]
39     .send_en(key_en),
40     .data_in(8'h32),//[7:0] 
41     
42     .data_out(dout),
43     .tx_done(tx_done));
44     
45     assign tx_done_out = ~tx_done;
46     
47     
48 endmodule

  HDL代码设计了,后需加上约束文件,这里只需要呢每个端口添加对应之端口号及电平标准即可。注意:当某个信号也多个各时,在后头的方括号内需要用大括号将各一样各信号括起来,如:set_property
PACKAGE A5 [{led[0]}] 

  可以看看该模块的将需发送数据8’b0101_0110
按照串口数据格式发送了出来,分频计数器计数完成后分别发送了0_0110_1010_1.这时,串口发送模块逻辑功能验证了。为了在开发板中运作,添加按键消抖模块,将按键有效输出信号作为发送模块的发送使能,并起顶层模块。按键消抖模块于直达亦然篇博文中都详细描述,仅小作变更调用。下面是顶层模块:

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  于串口通信中,波特率是一个怪重大之概念。串口通信中常用之波特率是9600、19200、38400、57600、115200。波特率是每个码元传输的速率,在二进制数据传中,和比特率相同,都是每个比特数据传的速率,其倒数为1bit数据的位宽,也就算是1bit数量持续的时刻。有了当时无异时空段,就可用FPGA构造计数器实现比特周期的延时,从而实现特定的数传波特率。

 1 `timescale 1ns / 1ps
 2 
 3 module uart_tx(
 4     input clk,
 5     input rst_n,
 6     input [2:0] baud_set,
 7     input send_en,
 8     input [7:0] data_in,
 9     
10     output reg data_out,
11     output tx_done
12     );
13     
14     reg [15:0] CYC;
15     reg [15:0] cnt_div;
16     (*mark_debug = "true"*)reg [3:0] cnt_bit;
17     reg add_flag;
18     
19     wire add_cnt_div;
20     (*mark_debug = "true"*)wire end_cnt_div;
21     wire add_cnt_bit,end_cnt_bit;
22     
23     //分频计数器
24     always@(posedge clk or negedge rst_n)begin
25         if(!rst_n)
26             cnt_div <= 0;
27         else if(add_cnt_div)begin
28             if(end_cnt_div)
29                 cnt_div <= 0;
30             else 
31                 cnt_div <= cnt_div + 1'b1;
32         end
33     end
34     
35     assign add_cnt_div = add_flag;
36     assign end_cnt_div = add_cnt_div && cnt_div == CYC - 1;
37     
38     //比特位数计数器
39     always@(posedge clk or negedge rst_n)begin
40         if(!rst_n)
41             cnt_bit <= 0;
42         else if(add_cnt_bit)begin
43             if(end_cnt_bit)
44                 cnt_bit <= 0;
45             else     
46                 cnt_bit <= cnt_bit + 1'b1;
47         end
48     end
49     
50     assign add_cnt_bit = end_cnt_div;
51     assign end_cnt_bit = add_cnt_bit && cnt_bit == 10 - 1;
52     
53     //发送使能后分频计数器开始计数,直到将起始位、数据位、停止位发送完成为止
54     always@(posedge clk or negedge rst_n)begin
55         if(!rst_n)
56             add_flag <= 0;
57         else if(send_en)
58             add_flag <= 1;
59         else if(end_cnt_bit)
60             add_flag <= 0;
61     end
62     //波特率查找表
63     always@(*)begin
64         case(baud_set)
65             3'b000:CYC  <= 20833;//9600
66             3'b001:CYC  <= 10417;//19200
67             3'b010:CYC  <= 5208;//38400
68             3'b011:CYC  <= 3472;//57600
69             3'b100:CYC  <= 1736;//115200
70             default:CYC <= 20833;//9600
71         endcase
72     end
73     //根据比特计数器得到对应比特位
74     always@(posedge clk or negedge rst_n)begin
75         if(!rst_n)
76             data_out <= 1;
77         else if(send_en)
78             data_out <= 0;
79         else if(add_cnt_bit && cnt_bit >= 0 && cnt_bit < 8)
80             data_out <= data_in[cnt_bit];
81         else if((add_cnt_bit && cnt_bit == 8) || end_cnt_bit)
82             data_out <= 1;//结束位或者空闲状态均为高电平
83     end
84     
85     assign tx_done = end_cnt_bit;
86     
87 endmodule

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 1 `timescale 1ns / 1ps
 2 
 3 module uart_tx_tb;
 4 
 5     reg clk,rst_n;
 6     reg [2:0] baud_set;
 7     reg send_en;
 8     reg [7:0] data_in;
 9     
10     wire data_out;
11     wire tx_done;
12     
13     uart_tx uart_tx(
14     .clk(clk),
15     .rst_n(rst_n),
16     .baud_set(baud_set),//[2:0]
17     .send_en(send_en),
18     .data_in(data_in),//[7:0] 
19     
20     .data_out(data_out),
21     .tx_done(tx_done)
22     );
23     
24     parameter CYCLE = 5,
25               RST_TIME = 2;
26     
27     initial begin
28         clk = 0;
29         forever #(CYCLE / 2) clk = ~clk;
30     end
31     
32     initial begin
33         rst_n = 1;
34         #1;
35         rst_n = 0;
36         #(CYCLE * RST_TIME);
37         rst_n = 1;
38     end
39     
40     initial begin
41         baud_set = 3'b000;
42         send_en = 0;
43         data_in = 0;
44         #1;
45         #(CYCLE * RST_TIME);
46         #(CYCLE * 10);
47         send_en = 1;
48         data_in = 8'b0101_0110;
49         #(CYCLE * 1);
50         send_en = 0;
51         #2_000_000;
52         $stop;
53     end
54     
55 endmodule

  打开分析后底计划性原理图,方便地观测计划整体结构:

  仿真只是经过软件来拟硬件的观,尤其在单开了太优质图景下之行事仿真时,并无可知一心的反映出富有硬件特性,这时就要进行“在线调试”,也就是运嵌入式逻辑分析仪,直接抓到手芯片里面真实运行的信号数值。它的基本原理是经IP核的款式嵌入到FPGA芯片里面,不断将观测数据存入RAM中,当接触条件有效时,停止检测并将信号数据以看似仿真波形的花样显得出。那么怎样选择所要察看的信号也?观察地方的HDL代码会意识,某些信号定义之前来(*mark_debug

“true”*)。这就算是“抓取信号”的主意,在信号定义之前增长这漫长语句之后,点击Run
synthesis,并打开综合后底筹划。打开调试界面,点击Set Up Debug
执行ILA调试IP核的转变向导。之前给标的信号都自行添加了进,当然,你得长更多之急需考察的信号。

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  Run
implementation并扭转于特流后,打开硬件管理器葡京在线开户,并机关连续开发板下充斥于特流。此时debug
probles file也以吃加载进来:

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  下充斥了毕后debug界面自动打开:

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  按照图中数字之逐条依次完成抓取模式设置,设置点条件,启动触及,观测波形。2惨遭设置key_en也高电平时启动触及,观察核心信号数据。

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  可以看key_en高电平后发送“0”。由于设置RAM深度最小,导致没有观测到串口数量整体格式。再次拿触及条件转移也tx_done高电平触发,并修改点发条件所在观测窗口的职务:

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  tx_done高电平之前比特计数器正确计数到9,tx_done高电平之后一个时钟周期计数值变为0,证明其中逻辑功能正常运行。也得以活动返综合后界面,再次打开Set
Up Debug界面修改数据采样深度观察整波形:

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  这观测串口调试助手,设置好波特率和数码格式,将显示方式设定也16进制。打开串口后,按下按键并松手后,串口调试助手接收及一个8号数据,这里一定为其发送数字8’h32,以下是仍两糟按键收到的数量:

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  到之,串口发送模块已设计了,将ILA
IP核的标注和连锁约束去丢可节约逻辑资源。

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即编写测试激励,观察仿真波形是否和预期一致:

仿真波形如下:

串口发送模块代码: