IIC协议建立模型——读写EEPROM

图片 1

真希望本身还能够再多吃一口,

  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top(
  4     
  5     input sys_clk_p,
  6     input sys_clk_n,
  7     input rst_n,
  8     input [1:0] key,
  9     //仿真接口
 10     output sda_en,
 11     output [13:0] state_c,
 12     
 13     //EEPROM接口
 14     output scl,
 15     inout sda
 16     );
 17     
 18     wire sys_clk_ibufg;
 19     (*keep = "true"*)wire busy;
 20     (*keep = "true"*)wire read,write;
 21     wire [7:0] rd_data;
 22     wire rd_data_vld;
 23     (*keep = "true"*)wire sda_reg,sda_in;
 24     (*keep = "true"*)wire [1:0] key_vld;
 25     //(*keep = "true"*)wire sda_en;
 26     //(*keep = "true"*)wire [13:0] state_c;
 27     wire [39:0] probe0;
 28     
 29     IBUFGDS #
 30     (
 31     .DIFF_TERM ("FALSE"),
 32     .IBUF_LOW_PWR ("FALSE")
 33     )
 34     u_ibufg_sys_clk
 35     (
 36     .I (sys_clk_p),     //差分时钟的正端输入,需要和顶层模块的端口直接连接
 37     .IB (sys_clk_n),    // 差分时钟的负端输入,需要和顶层模块的端口直接连接
 38     .O (sys_clk_ibufg)  //时钟缓冲输出
 39     );
 40     
 41     
 42     key_filter
 43     #(.DATA_W(24),
 44       .KEY_W(2),
 45       .TIME_20MS(4_000_000))
 46     key_filter
 47     (
 48        .clk (sys_clk_ibufg)   ,
 49        .rst_n(rst_n)  ,
 50        .key_in (key),    //按键 按下为低电平
 51        .key_vld(key_vld) 
 52     );
 53     
 54     iic_ctrl iic_ctrl(
 55     .clk(sys_clk_ibufg),
 56     .rst_n(rst_n),
 57     .local_wr(key_vld[1]),
 58     .local_rd(key_vld[0]),
 59     
 60     .iic_busy(busy),
 61     .com_rd(read),
 62     .com_wr(write)
 63     );
 64     
 65     iic_interface
 66     #(.SCL_CYC(1000))
 67     iic_interface(
 68     .clk(sys_clk_ibufg),
 69     .rst_n(rst_n),
 70     
 71     //用户侧接口
 72     .write_en(write),  //写指令
 73     .read_en(read),    //读指令
 74     .share_addr(8'h15),//读写复用地址
 75     .wri_data(8'h32),  //待写入数据
 76     .wri_data_vld(1'b1),
 77     .busy(busy),       //总线忙信号
 78     .rd_data(rd_data), //读回数据
 79     .rd_data_vld(rd_data_vld),
 80     //仿真接口
 81     .state_c(state_c),
 82     //eeprom侧接口
 83     .scl(scl), //时钟
 84     .sda_in(sda_in),
 85     .sda_en(sda_en),
 86     .sda_reg(sda_reg)
 87     );
 88     
 89     //三态门
 90     assign sda    = sda_en ? sda_reg : 1'bz;
 91     assign sda_in = sda;
 92     
 93     ila_0 ila_0 (
 94     .clk(sys_clk_ibufg), // input wire clk
 95     .probe0(probe0) // input wire [39:0] probe0
 96 );
 97 
 98     assign probe0[13:0] = state_c; //14bit
 99     assign probe0[14] = busy;
100     assign probe0[15] = scl;
101     assign probe0[16] = sda_en;
102     assign probe0[17] = sda_reg;
103     assign probe0[18] = sda_in;
104     assign probe0[19] = write;
105     assign probe0[20] = read;
106     assign probe0[39:21] = 0;
107     
108 endmodule

那时候应当是最激动人心的每一日。

  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top_tb;
  4     
  5     reg sys_clk_p,sys_clk_n;
  6     reg rst_n;
  7     reg [1:0] key;
  8     
  9     wire scl;
 10     wire sda;
 11     wire sda_en;//高电平时待测试文件为输出
 12     
 13     reg [15:0] myrand;
 14     reg sda_tb_out;
 15     wire [13:0] state_c;
 16     
 17     eeprom_top eeprom_top(
 18     .sys_clk_p(sys_clk_p),
 19     .sys_clk_n(sys_clk_n),
 20     .rst_n(rst_n),
 21     .key(key),
 22     .sda_en(sda_en),
 23     .state_c(state_c),
 24     .scl(scl),
 25     .sda(sda)
 26     );
 27     
 28     assign sda = (!sda_en) ? sda_tb_out : 1'bz;
 29     
 30     parameter CYC = 5,
 31               RST_TIME = 2;
 32     
 33     defparam eeprom_top.key_filter.TIME_20MS = 200;
 34     
 35     initial begin
 36         sys_clk_p = 0;
 37         forever #(CYC/2) sys_clk_p = ~sys_clk_p;
 38     end
 39     
 40     initial begin
 41         sys_clk_n = 1;
 42         forever #(CYC/2) sys_clk_n = ~sys_clk_n;
 43     end
 44     
 45     localparam IDLE     = 14'b00_0000_0000_0001,
 46                START    = 14'b00_0000_0000_0010,
 47                WRI_CTRL = 14'b00_0000_0000_0100,
 48                ACK1     = 14'b00_0000_0000_1000,
 49                ADDR     = 14'b00_0000_0001_0000,
 50                ACK2     = 14'b00_0000_0010_0000,
 51                WRI_DATA = 14'b00_0000_0100_0000,
 52                ACK3     = 14'b00_0000_1000_0000,
 53                RE_START = 14'b00_0001_0000_0000,
 54                RD_CTRL  = 14'b00_0010_0000_0000,
 55                ACK4     = 14'b00_0100_0000_0000,
 56                RD_DATA  = 14'b00_1000_0000_0000,
 57                NACK     = 14'b01_0000_0000_0000,
 58                STOP     = 14'b10_0000_0000_0000;
 59     
 60     initial begin
 61         rst_n = 1;
 62         #1;
 63         rst_n = 0;
 64         #(CYC*RST_TIME);
 65         rst_n = 1;
 66     end
 67     
 68     initial begin
 69         #1;
 70         key = 2'b11;
 71         #(CYC*RST_TIME);
 72         #(CYC*10);
 73         
 74         press_key_wr;
 75         #120_000;
 76         press_key_rd;
 77         #80_000;
 78         $stop;
 79     end
 80     
 81     //构造响应条件
 82     always@(*)begin
 83         if(state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4)
 84             sda_tb_out <= 0;
 85         else 
 86             sda_tb_out <= 1;
 87     end
 88     
 89     task press_key_wr;
 90     begin
 91         repeat(20)begin//模拟抖动过程
 92             myrand = {$random}%400;
 93             #myrand key[1] = ~key[1];
 94         end
 95         key[1] = 0;
 96         #3000;
 97         repeat(20)begin
 98             myrand = {$random}%400;
 99             #myrand key[1] = ~key[1];
100         end
101         key[1] = 1;
102         #3000;
103     end
104     endtask
105     
106     task press_key_rd;
107     begin
108         repeat(20)begin//模拟抖动过程
109             myrand = {$random}%400;
110             #myrand key[0] = ~key[0];
111         end
112         key[0] = 0;
113         #3000;
114         repeat(20)begin
115             myrand = {$random}%400;
116             #myrand key[0] = ~key[0];
117         end
118         key[0] = 1;
119         #3000;
120     end
121     endtask
122     
123 endmodule

职务易——自由职业在线工作平台

完整代码如下:

祥和是最棒的!

  好了,有了以上五张时序图大家便通晓要怎么了,正是兑现那个时序嘛!对于那种串行时序,时间有先后且操作差别较大的要用状态机完毕。每连串型操作定义在3个境况中,状态之中须求八个操作则合营计数器完结。全部规划思路如下:先构造时钟信号SCL,那里频率定义为200KHz,而系统时钟有频率为200MHz差分晶振提供,鲜明需求用到分频计数器。由于SCL高电平时期数据要保持安静,所以大家在分频计数器计数到25%处拉高SCL,四分三处拉低SCL,那样做的裨益是在终结计数时正好处在SCL低电平中间点,此处作为数据变化的随时再合适可是。

图片 2

瞧着前方鲜嫩可口的甜品,

  IIC磋商时序格式以Datasheet中时序图的花样供大家参考。IIC协议有一条时钟线SCL和一条双线数据总线SDA。SDA在SCL高电日常保持平静,不然正是初阶或收尾条件。

还有那蘸醋的大只基围虾,

图片 3

如何是好兼职|职分易是何等

图片 4

即使本人现在放假了,

  先规划其余模块和顶层模块,之后对顶层模块实行虚伪测试,那时观看种种模块中国国投号数值分析排查难题。有了时序接口模块,在科学无误情形下,已经足以实现对EEPROM的读写操作。未来肯定规划目标,大家要贯彻EEPROM的一字节数据读写,由此能够通过按键发送指令向EEPROM中某地址中写入随便1个数据,之后用另三个按键发送读指令将刚写入地址中多少读出的办法注解读写操作是不是健康干活。编写控制模块(控制模块仅达成IIC总线空闲时才响应操作,实际上用按键格局犹豫时间距离较长,不会晤世八个指令抢占总线的图景,那里设计量控制制模块是为着适应别的场面或效益扩展用途)

多谢没有猪一样的队友,

 1 `timescale 1ns / 1ps
 2 
 3 module key_filter
 4 #(parameter DATA_W    = 24,
 5             KEY_W     = 2,
 6             TIME_20MS = 4_000_000)
 7 (
 8    input clk    ,
 9    input rst_n  ,
10    input [KEY_W-1 :0] key_in ,    //按键 按下为低电平
11    output reg [KEY_W-1 :0] key_vld 
12 );
13 
14     reg [DATA_W-1:0] cnt;
15     reg flag;
16     reg [KEY_W-1 :0] key_in_ff1;
17     reg [KEY_W-1 :0] key_in_ff0;
18 
19     wire add_cnt,end_cnt;
20     
21     //延时计数器
22     always  @(posedge clk or negedge rst_n)begin
23         if(rst_n==1'b0)
24             cnt <= 0;
25         else if(add_cnt)begin
26             if(end_cnt)
27                 cnt <= 0;
28             else
29                 cnt <= cnt + 1'b1;
30         end
31         else
32             cnt <= 0;
33     end
34     //按下状态才计数,松手清零
35     assign add_cnt = flag == 1'b0 && (key_in_ff1 != 2'b11); 
36     assign end_cnt = add_cnt && cnt == TIME_20MS - 1;
37     
38     //计数标志位,0有效 为了只计数一个周期
39     always  @(posedge clk or negedge rst_n)begin 
40         if(rst_n==1'b0)begin
41             flag <= 1'b0;
42         end
43         else if(end_cnt)begin
44             flag <= 1'b1;
45         end
46         else if(key_in_ff1 == 2'b11)begin//松手重新清零
47             flag <= 1'b0;
48         end
49     end
50     
51     //同步处理
52     always  @(posedge clk or negedge rst_n)begin 
53         if(rst_n==1'b0)begin
54             key_in_ff0 <= 0;
55             key_in_ff1 <= 0;
56         end
57         else begin
58             key_in_ff0 <= key_in    ;
59             key_in_ff1 <= key_in_ff0;
60         end
61     end
62 
63     //输出有效
64     always  @(posedge clk or negedge rst_n)begin 
65         if(rst_n==1'b0)begin
66             key_vld <= 0;
67         end
68         else if(end_cnt)begin
69             key_vld <= ~key_in_ff1;
70         end
71         else begin
72             key_vld <= 0;
73         end
74     end
75     
76 endmodule

自家应该舔着肚子瘫在舒适的交椅上。

图片 5

  此处详细表明下双向端口使用:顶层模块中创造三态门结构,在出口使能使得时作为出口端口,无效是表现高阻态,此时看成输入端口,由sda_in信号读取数值。那双向端口怎样仿真呢?很简单,在测试文件中也组织贰个三态门结构,而输出使能信号为宏图中输出使能信号的相反值,这样在布署中该端口显示高阻态时,正辛亏测试文件中相应端口作为出口的级差。能够小心到本身在顶层模块中进入了三个虚假接口:state_c和sda_en,方便在测试文件中找到给出响应的职位。测试文件如下:

每当完结一件业务时,

  小编的开发板使用差分晶振作为系统时钟,在测试文件中也要以差分信号的格局提交时钟。与单端时钟唯一的分化在于付出七个早先值分歧周期相同的时钟信号。当中为了找到响应地点,引入状态编码,并在供给付出响应的每2十三日拉低总线。运转行为仿真:

继续

图片 6

、scl那个基本信号数据平常,仿真通过。实际上那是统一筹划进程中遇见些寻常,修改代码后的结果。下一步要在线调节和测试了,这里是本篇博文最后一个至关心注重要要验证的内容。未来本身会利用添加属性的措施(*mark_debug

“true”*)标志要着眼的信号,再在综合后使用debug设置指导引入调节和测试IP核。经超过实际验发现调试核的引入是经过添加约束的措施完毕的,而且当要观望别的信号时该约束部分必须变更不然报错,所以那里运用IP核例化调节和测试探测流程,直接在IP
catalog中生成ILA
IP核。这里有三个小技巧:生成IP核是只使用三个探针信号,并把位宽装置的较大,且使用OOC方式。在例化IP核后利用那几个信号的不等位宽部分连接须要在线阅览的信号。那样可以制止在一连综合、布局布线的进程中再一次编写翻译ILA
IP核部分,节约时间。

  打开硬件管理器,下载bit流后自行打开调节和测试界面。设置触发条件观望波形,那里能够很便宜的行使情形信号的不等景观设置触发条件。

写操作:

图片 7

 读操作:图片 8

图片 9

  写入数据定义为8’h32,读取bit依次是0011_0010,即为32,表达正确将写入数据读出。我们能够在本次实验基础上扩大,比如完结页写形式,或是使用串口来发送读写指令并读回数据等。经过这次博文,精晓了IIC协议的四段式状态机完结格局,双向端口的三态门结构及假冒伪劣艺术,并能够灵活运用ILA
IP核实行在线调节和测试。希望大家和本身一样赢得广大。欢迎交流~

本人的每一根神经都会被激活得越来越敏感。

  至此全体的陈设性工作都已经形成,接下去正是依据上述分析编写代码。在编写代码以前大约介绍明德扬四段式状态机的规划思想和代码规范:四段式状态机实质上是在三段式状态机基础上独立建议意况转移条件定义的结构。目标是让设计者八个时间段只注意于一件工作,也正是说当设计状态机的时候先把意况转移流程规定,而规范用不一致的信号名代替,等状态转移流程规定后再定义转移条件。那样做的另3个功利是用作标准的信号名能够很有利的在三番五次时序逻辑中应用。在那之中用于代替条件的信号名要遵从类似如下格式:<state_c>2<state_n>。<>处用状态名代替。

第118期兼职|有奖找茬

   能够观望状态机部分每一种分为:时序逻辑描述状态转移,组合逻辑描述状态转移条件,接二连三赋值定义状态转移条件以及时序逻辑描述状态相关输出。并且至始至终使用state_c和state_n七个信号表示现态和次态,使逻辑更是显著。接口部分为了有利于仿真和调剂,加入状态信号state_c。那里提到到2个双向端口sda,用多个信号:输出使能sda_en,输出寄存器sda_reg和输入缓存sda_in表示。在顶层模块中运用这三个信号通过三态门的格局提交,关于三态门的运用细节和虚伪艺术稍后讲述。

感激没有自个儿一样的挑衅者,

  IIC商业事务中年老年是SCL高电平时期正是三回操作,因而为了让各类情形都有整数个SCL周期(完整分频计数周期),对每一个意况实行比特计数,写控制、地址、写多少、读控制、读数据阶段计数周期是8,别的为1。别的为确认保证代码的“健壮性”,也正是不怕发送1byte数目后没有响应也不一定挂死在守候响应阶段,设定在历次等待响应阶段若响应才进入下一操作,不然回到初叶状态。因此赢得气象转移图(只囊括主要流程,转移条件及未响应回到IDLE状态未画出):

只要本人今后放假了,

总体结构:

文案、营销、设计、开发、影音、装修……都有哦!

  案例选择明德扬设计思想形成。IIC协议是丰硕常用的接口协议,在电子类岗位招聘要求中日常出现它的身形。关于IIC协议那里只做简单介绍,详细消息请自行百度或查六柱预测关Datasheet,网上资料十三分多。该篇博文首要讲怎样使用verilog来描述IIC协议,以读写EEPROM为例辅导大家明白下明德扬四段式状态机规范和优势,其它还有一部分祥和在统一筹划进度中总括的阅历技术。

  看一下软件分析出的原理图结构(ILA
IP核是今后加上的):

当年的十一总算快来了,

  以下分别是器件地址为1字节的EEPROM的单字节写和读操作,要求专注的是DEVICE
ADDRESS段中前贰个人稳定是4’b1010,后肆位依照EEPROM地址信号电平决定(这一次试验地方信号引脚均接地,因而后3个人为000),最终一人是读写标志位,低电平写。

昏昏沉沉的光线不由得令人屏住呼吸,

写操作:

自身最近的心态是那般的。

  发送端发送1byte数量后,接收端在下2个SCL高电平时期拉低总线表示应答,即接收数据成功。

  定义状态参数并动用独热码进行编码:

因为本人第③回玩密室逃脱怕呀!

图片 10

假诺笔者今日放假了,

图片 11

不放过周遭任何一望可知,

  读写操作进度中状态转移、比特计数器、sda

   剩下只需投入按键消抖模块,并把按键消抖模块,控制模块还有时序接口模块都例化在顶层文件中即可。按键消抖模块在前头的博文中有描述,那里运用计数器协作意况标志位的办法完结。必要验证的是多少个按键使用二个按键消抖模块的安排性艺术:只需将信号位宽定义为可变参数。

我们祖祖辈辈相信,

图片 12

  1 `timescale 1ns / 1ps
  2 
  3 module iic_interface#(parameter SCL_CYC = 1000)//200KHz
  4 (
  5     input clk,
  6     input rst_n,
  7     
  8     //用户侧接口
  9     input write_en,//写指令
 10     input read_en, //读指令
 11     input [7:0]share_addr,    //读写复用地址
 12     input [7:0] wri_data,//代写入数据
 13     input wri_data_vld,
 14     
 15     output reg busy,//总线忙信号
 16     output reg [7:0] rd_data,//读回数据
 17     output reg rd_data_vld,
 18     
 19     //仿真用接口
 20     output reg [13:0] state_c,
 21     
 22     //eeprom侧接口
 23     output reg scl, //时钟
 24     input sda_in,
 25     output reg sda_en,
 26     output reg sda_reg
 27     
 28     );
 29     
 30     reg [11:0] div_cnt;
 31     reg high_middle,low_middle;
 32     reg [3:0] bit_cnt;
 33     reg [3:0] N;
 34     //(*keep = "true"*)reg [13:0] state_c;
 35     reg [13:0] state_n;
 36     reg [7:0] wri_byte;
 37     reg rd_flag;
 38     reg [7:0] rd_buf;
 39     reg [13:0] state_c_tmp;
 40     reg [7:0] device_addr_wr_shift;
 41     
 42     wire add_bit_cnt,end_bit_cnt;
 43     wire add_div_cnt,end_div_cnt;
 44     wire idle2start,start2wri_ctrl,wri_ctrl2ack1,ack12addr,addr2ack2,ack22wri_data;
 45     wire wri_data2ack3,ack32stop,ack22re_start,re_start2rd_ctrl,rd_ctrl2ack4;
 46     wire ack42rd_data,rd_data2nack,nack2stop,stop2idle,ack2idle;
 47     reg ack_valid,ack_invalid;
 48     wire [2:0] cs;
 49     wire wri_vld;
 50     wire [7:0] device_addr_rd,device_addr_wr;
 51     wire [7:0] word_addr;
 52     
 53     //状态编码
 54     localparam IDLE     = 14'b00_0000_0000_0001,//1
 55                START    = 14'b00_0000_0000_0010,//2
 56                WRI_CTRL = 14'b00_0000_0000_0100,//4
 57                ACK1     = 14'b00_0000_0000_1000,//8
 58                ADDR     = 14'b00_0000_0001_0000,//10
 59                ACK2     = 14'b00_0000_0010_0000,//20
 60                WRI_DATA = 14'b00_0000_0100_0000,//40
 61                ACK3     = 14'b00_0000_1000_0000,//80
 62                RE_START = 14'b00_0001_0000_0000,//100
 63                RD_CTRL  = 14'b00_0010_0000_0000,//200
 64                ACK4     = 14'b00_0100_0000_0000,//400
 65                RD_DATA  = 14'b00_1000_0000_0000,//800
 66                NACK     = 14'b01_0000_0000_0000,//1000
 67                STOP     = 14'b10_0000_0000_0000;//2000
 68     
 69     //分频计数器 在响应操作直到完成或退出到IDLE中间都计数
 70     always@(posedge clk or negedge rst_n)begin
 71         if(!rst_n)
 72             div_cnt <= 0;
 73         else if(add_div_cnt)begin
 74             if(end_div_cnt)
 75                 div_cnt <= 0;
 76             else 
 77                 div_cnt <= div_cnt + 1'b1;
 78         end
 79         else 
 80             div_cnt <= 0;
 81     end
 82     
 83     assign add_div_cnt = busy == 1;
 84     assign end_div_cnt = add_div_cnt && div_cnt == SCL_CYC - 1;
 85     
 86     //比特计数器
 87     always@(posedge clk or negedge rst_n)begin
 88         if(!rst_n)
 89             bit_cnt <= 0;
 90         else if(add_bit_cnt)begin
 91             if(end_bit_cnt)
 92                 bit_cnt <= 0;
 93             else 
 94                 bit_cnt <= bit_cnt + 1'b1;
 95         end
 96     end
 97     
 98     assign add_bit_cnt = end_div_cnt;
 99     assign end_bit_cnt = add_bit_cnt && bit_cnt == N - 1;
100     
101     always@(*)begin
102         case(state_c)
103             WRI_CTRL:N <= 8;
104             ADDR:N <= 8;
105             WRI_DATA:N <= 8;
106             RD_CTRL:N <= 8;
107             RD_DATA:N <= 8;
108             default:N <= 1;
109         endcase
110     end
111     
112     //---------------------iic时序四段式状态机部分-------------------------
113     
114     //时序逻辑描述状态转移
115     always@(posedge clk or negedge rst_n)begin
116         if(!rst_n)
117             state_c <= IDLE;
118         else 
119             state_c <= state_n;
120     end
121     
122     //组合逻辑描述状态转移条件
123     always@(*)begin
124         case(state_c)
125             IDLE:begin       //空闲状态
126                 if(idle2start)
127                     state_n <= START;
128                 else 
129                     state_n <= state_c;
130             end
131             
132             START:begin    //产生开始条件 即SCL高电平期间SDA拉低
133                 if(start2wri_ctrl)
134                     state_n <= WRI_CTRL;
135                 else 
136                     state_n <= state_c;
137             end
138             
139             WRI_CTRL:begin  //写器件地址和写标志位
140                 if(wri_ctrl2ack1)
141                     state_n <= ACK1;
142                 else 
143                     state_n <= state_c;
144             end
145             
146             ACK1:begin   //等待响应
147                 if(ack12addr)
148                     state_n <= ADDR;
149                 else if(ack2idle)
150                     state_n <= IDLE;
151                 else 
152                     state_n <= state_c;
153             end
154             
155             ADDR:begin  //写存储单元地址
156                 if(addr2ack2)
157                     state_n <= ACK2;
158                 else 
159                     state_n <= state_c;
160             end
161             
162             ACK2:begin   //等待响应2
163                 if(ack22wri_data)   //写操作
164                     state_n <= WRI_DATA;
165                 else if(ack22re_start)//读操作
166                     state_n <= RE_START;
167                 else if(ack2idle)
168                     state_n <= IDLE;
169                 else 
170                     state_n <= state_c;
171             end
172             
173             WRI_DATA:begin   //写数据 8bit
174                 if(wri_data2ack3)
175                     state_n <= ACK3;
176                 else 
177                     state_n <= state_c;
178             end
179             
180             ACK3:begin   //等待响应3
181                 if(ack32stop)
182                     state_n <= STOP;
183                 else if(ack2idle)
184                     state_n <= IDLE;
185                 else 
186                     state_n <= state_c;
187             end
188             
189             RE_START:begin  //若为读操作在响应2后再次构造开始条件
190                 if(re_start2rd_ctrl)
191                     state_n <= RD_CTRL;
192                 else 
193                     state_n <= state_c;
194             end
195             
196             RD_CTRL:begin   //写入存储单元地址和读标志位
197                 if(rd_ctrl2ack4)
198                     state_n <= ACK4;
199                 else 
200                     state_n <= state_c;
201             end
202             
203             ACK4:begin  //等待响应4
204                 if(ack42rd_data)
205                     state_n <= RD_DATA;
206                 else if(ack2idle)
207                     state_n <= IDLE;
208                 else 
209                     state_n <= state_c;
210             end
211             
212             RD_DATA:begin  //读数据 8bit
213                 if(rd_data2nack)
214                     state_n <= NACK;
215                 else 
216                     state_n <= state_c;
217             end
218             
219             NACK:begin  //不响应 无操作即可
220                 if(nack2stop)
221                     state_n <= STOP;
222                 else 
223                     state_n <= state_c;
224             end
225             
226             STOP:begin  //构造停止条件
227                 if(stop2idle)
228                     state_n <= IDLE;
229                 else 
230                     state_n <= state_c;
231             end
232             
233             default:
234                 state_n <= IDLE;
235         endcase
236     end
237     
238     //连续赋值语句定义状态转移条件
239     assign idle2start       = state_c  == IDLE     && (write_en || read_en);
240     assign start2wri_ctrl   = state_c  == START    && end_bit_cnt;  
241     assign wri_ctrl2ack1    = state_c  == WRI_CTRL && end_bit_cnt;
242     assign ack12addr        = state_c  == ACK1     && ack_valid && end_bit_cnt;
243     assign addr2ack2        = state_c  == ADDR     && end_bit_cnt;
244     assign ack22wri_data    = state_c  == ACK2     && ack_valid && !rd_flag && end_bit_cnt;
245     assign wri_data2ack3    = state_c  == WRI_DATA && end_bit_cnt;
246     assign ack32stop        = state_c  == ACK3     && ack_valid && end_bit_cnt;
247     assign ack22re_start    = state_c  == ACK2     && ack_valid && rd_flag && end_bit_cnt;
248     assign re_start2rd_ctrl = state_c  == RE_START && end_bit_cnt;
249     assign rd_ctrl2ack4     = state_c  == RD_CTRL  && end_bit_cnt;
250     assign ack42rd_data     = state_c  == ACK4     && ack_valid && end_bit_cnt;
251     assign rd_data2nack     = state_c  == RD_DATA  && end_bit_cnt;
252     assign nack2stop        = state_c  == NACK     && ack_invalid && end_bit_cnt;
253     assign stop2idle        = state_c  == STOP     && end_bit_cnt;
254     assign ack2idle         = ack_state && ack_invalid;
255     
256 
257     
258     always@(posedge clk or negedge rst_n)begin
259         if(!rst_n)
260             ack_valid <= 0;
261         else if(ack12addr || ack22wri_data || ack32stop || ack22re_start || ack42rd_data || ack2idle)
262             ack_valid <= 0;
263         else if(ack_state && high_middle && !sda_en && !sda_in)
264             ack_valid <= 1;
265     end
266     
267     assign ack_state = state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4;
268     
269     always@(posedge clk or negedge rst_n)begin
270         if(!rst_n)
271             ack_invalid <= 0;
272         else if(state_c == NACK && high_middle && !sda_en && sda_in)
273             ack_invalid <= 1;
274         else if(end_bit_cnt)
275             ack_invalid <= 0;
276     end
277     
278     //时序逻辑描述状态输出
279     
280     //scl时钟信号
281     always@(posedge clk or negedge rst_n)begin
282         if(!rst_n)
283             scl <= 0;
284         else if(add_div_cnt && div_cnt == SCL_CYC/4 - 1)
285             scl <= 1;
286         else if(add_div_cnt && div_cnt == SCL_CYC/4 + SCL_CYC/2 - 1)
287             scl <= 0;
288     end
289     
290     //找到scl高低电平中间点
291     always@(posedge clk or negedge rst_n)begin
292         if(!rst_n)
293             high_middle <= 0;
294         else if(add_div_cnt && div_cnt == SCL_CYC/2 - 1)
295             high_middle <= 1;
296         else 
297             high_middle <= 0;
298     end
299     
300     //三态门输出使能
301     always@(posedge clk or negedge rst_n)begin
302         if(!rst_n)
303             sda_en <= 1;
304         else if(idle2start || ack12addr || ack22wri_data || ack32stop || ack22re_start || nack2stop)
305             sda_en <= 1;
306         else if(wri_ctrl2ack1 || addr2ack2 || wri_data2ack3 || rd_ctrl2ack4 || rd_data2nack || ack2idle || stop2idle)
307             sda_en <= 0;
308     end
309     
310     //数据总线输出寄存器
311     always@(posedge clk or negedge rst_n)begin
312         if(!rst_n)
313             sda_reg <= 1;
314         else if(idle2start)
315             sda_reg <= 1;
316         else if((state_c == START || state_c == RE_START) && high_middle)
317             sda_reg <= 0;
318         else if(state_c == WRI_CTRL)
319             sda_reg <= device_addr_wr[7-bit_cnt];
320         else if(state_c == ADDR)
321             sda_reg <= word_addr[7 - bit_cnt];
322         else if(state_c == WRI_DATA)
323             sda_reg <= wri_data[7 - bit_cnt];
324         else if(state_c == STOP && high_middle)
325             sda_reg <= 1;
326         else if(ack22re_start)
327             sda_reg <= 1;
328         else if(state_c == RE_START && high_middle)
329             sda_reg <= 0;
330         else if(state_c == RD_CTRL)
331             sda_reg <= device_addr_rd[7- bit_cnt];
332         else if(ack_state)
333             sda_reg <= 0;
334         else if(nack2stop)
335             sda_reg <= 0;
336     end
337     
338     assign device_addr_wr = {4'b1010,cs,1'b0};
339     assign cs             = 3'b000;
340     assign word_addr      = share_addr;
341     assign device_addr_rd = {4'b1010,cs,1'b1};
342     
343     //读取数据缓存
344     always@(posedge clk or negedge rst_n)begin
345         if(!rst_n)
346             rd_buf <= 0;
347         else if(state_c == RD_DATA && high_middle)
348             rd_buf <= {rd_buf[6:0],sda_in};
349     end
350     
351     //读数据有效指示
352     always@(posedge clk or negedge rst_n)begin
353         if(!rst_n)
354             rd_data_vld <= 0;
355         else if(rd_data2nack)
356             rd_data_vld <= 1;
357         else 
358             rd_data_vld <= 0;
359     end
360     
361     //读数据输出
362     always@(posedge clk or negedge rst_n)begin
363         if(!rst_n)
364             rd_data <= 0;
365         else 
366             rd_data <= rd_buf;
367     end
368     
369     //读标志位
370     always@(posedge clk or negedge rst_n)begin
371         if(!rst_n)
372             rd_flag <= 0;
373         else if(read_en)
374             rd_flag <= 1;
375         else if(rd_flag && (stop2idle || state_c == IDLE))
376             rd_flag <= 0;
377     end
378     
379     //总线忙信号
380     always@(posedge clk or negedge rst_n)begin
381         if(!rst_n)
382             busy <= 0;
383         else if(write_en || read_en)
384             busy <= 1;
385         else if(busy == 1 &&(stop2idle || state_c == IDLE))
386             busy <= 0;
387     end
388     
389 endmodule

咳咳,boss来了!

读操作:

点击下方蓝字解答怀疑

图片 13

图片 14

  有了时钟信号,下一步正是透过分裂的景观完毕SDA信号线满足上述时序供给。大家先来划分状态(实际上时序图中都给大家标识好了),很显著综合考虑写和读二种时序,状态应定义为:起始状态、开始、写控制、响应① 、写地址、响应② 、写多少、响应③ 、重新开端、读控制、响应四 、读数据、不响应、停止。那里写控制和读控制正是DEVICE
ADDRESS阶段,唯一的区分在于读写标志位不相同。能来看以上情状划分包罗写流程分支和读流程分支,能够依据指令用一个注解位加以不相同。

尽管一个衣角。

 1 `timescale 1ns / 1ps
 2 
 3 module iic_ctrl(
 4     input clk,
 5     input rst_n,
 6     input local_rd,
 7     input local_wr,
 8     
 9     input iic_busy,
10     output reg com_rd,
11     output reg com_wr
12     );
13     
14     wire ready;
15     
16     assign ready = !iic_busy;
17     
18     //写命令
19     always@(posedge clk or negedge rst_n)begin
20         if(!rst_n)
21             com_wr <= 0;
22         else if(local_wr && ready)//iic总线空闲时才响应操作
23             com_wr <= 1;
24         else 
25             com_wr <= 0;
26     end
27     
28     //读命令
29     always@(posedge clk or negedge rst_n)begin
30         if(!rst_n)
31             com_rd <= 0;
32         else if(local_rd && ready)
33             com_rd <= 1;
34         else 
35             com_rd <= 0;
36     end
37     
38     
39 endmodule

图片 15

安利自家的阳台

 顶层模块例化子模块:

玩真人CS的门径是偷袭。

究竟¥188的海鲜自助餐1年顶多吃1遍!

作者就初始yyyyyy……

要是我今天放假了……

赶早停下遐想

别的细小的音响都得以敲打自个儿的耳膜。

就算一口。