SD从零开始45-46

[原创] SD从零开始46 创建装运

创办装运的事体场景的例子Example Scenarios for Creating Shipments

      装运是一道运输的内向或外向交货的汇聚,因此内向和活泼交货有一样的装运条件;

      因为这些原则可能坐不同商店的需要而异,R/3系统受产生成千上万之正规化你可为此来组成内往或外向交货形成装运;这些标准叫做选择专业;

      选择正规的例证包括:

          目的地:例如通过ship-to party,location,zip
code,country,plant标识;

          出发点:例如通过shipping point,warehouse number,dock
door,vendor标识;

          到期日:例如通过transportation planning date,delivery
date,loading date,delivery priority标识;

          运输计划:通过route,Incoterms,shipping type,forwarding
agent标识;

          来自订单或交货的以及运载相关的另信息:例如,运输办法,运输项目方式,装运单元

始建装运的取舍项Options for Creating Shipments

      R/3系统包含不同之方来创造交货;

      你可以手动地用“Create
shipment”功能来创造交货;你可利用不同的挑选规范吧装运选择到的交货并手动地创建凭证;

      你呢得以用计划建议(planning
proposal);这是基于周规则预定义的参数文件,交货自动地联合到装运并完成;

      系统啊足以自行地创造装运;要这样做,你运行一糟集中处理(collective
processing)以在线或批处理的模式;根据不同之拍卖规则体系创造同摆或多张装运凭证;

      如果装运是由于外部运输计划系统创造与优化,你可采取一个接口连接至拖欠系统;

手动创建装运Creating Shipments Manually

      你用创造装运功能来确定一个输计划点内存有到期应该装运的交货并在线创建装运凭证;

      到期应该装运的交货是恃装有与运载相关并有所运输计划状态A或B的交货;

      首先,你挑想只要啊该创立交货的内向或外向交货;为了简化选择的流程,你得定义选择变量并且要必要之变成在配备中也每个装运类型存储;

      选择的交货凭证列示在运输计划屏幕,然后您可手动地分配装运并连续处理它们;

利用集中处理创建装运Creating Shipments Using Collective Processing

      系统可于前台要后台自动地创建装运;

      你可采取集中处理来:

          创建内向,单独或汇总的装运;

          安排一个整车负荷(每个交货的一个装运);

          创建一个运输链的一些还是全部运输链;

      从包含有和运输相关的交货的装运清单中,系统自动选择交货并创立所急需的装运;你要指定确定装运处理的平整;这些规则涉及:

          装运的品种;

          交货的挑三拣四;

          装运的开创(分组交货,数据及选择);

          装运的保留;

          处理的日志;

之所以计划建议创建装运Creating Shipments with Planning Proposal

      当您手动创建装运时你可以使用计划建议;

      该意义允许运输计划员简化和自动化手动计划;

      你手动地选到应该运输的交货,就比如你手动创建装运一样;然后您得挑选计划建议以系统以装运中自动地集合选中的交货并就装运;

      不像集中处理,你可在保存装运之前修改和编制它们;

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[原创] SD从零开始45 运输流程的主宰

运工作场景的例子Examples

      
一个商家可应用不同之运业务场景,通过不同的拍卖项目或者运输方式来写;

       要模型化这些不同之装运,你得当配备中定义装运类型(shipment
types);

装运类型Shipment type

      
装运类型控制装运凭证中之要素并就此也装运描述了一个非正规之处理项目;

       装运类型设置囊括:

           段确定项目(例如,自动段确定);

           完成项目(例如,已装的活跃装运,内向装运);

           处理决定(例如,使用同一栽运输办法的集中装运);

           服务水平(例如,一般货物,分组装载);

           运输项目(例如,卡车,火车,邮寄);

           段指示符(例如,基本段,后继段,直接段);

           从前述凭证中复制数据(例如,运输代理商和路,如果唯一);

           输出确定及文书确定程序

           装运凭证的紧缺省值(例如,重量和体积单位,计划参数文件);

       你可定义你自己之装运类型来适合你协调的装运需求;

独装运Indicidual shipment

       单独装运具有如下特征:

           一个或多独内为或外向交货包含到一个装运;

           只有单个出发点跟单个目的地;

           在大部情下,只以相同种植运输模式;

           产生同样张装运凭证;

       在业内体系受,装运类型0001是预定义的,配置中的要控制参数包括:

           完成项目:1=都装的外向装运;

           处理决定:1=应用同样种运输模式之独立装运;

           段指示符:4=直接段;

汇集装运Collective Shipment

       汇总装运具有如下特点:

           一个还是多个内为或外向交货包含到一个装运;

           由一个或者多独观点和一个或多个目的地;

           在大部分情形下,只适用同栽运输模式

           产生同样布置装运凭证;

       在正规体系遭到,装运类型0002凡是预定义的,配置中的重要性控制参数包括:

           完成项目:1=已经装的活跃装运;

           处理决定:3=运同一栽运输模式之汇总装运;

           段指示符:4=一直段;

运输链Transportation Chain

       
运输链支持以多种运模式的内向或外向交货的装运;这意味着交货包含在多独后继的装运中;

        运输链具有如下的特点:

            一个要么多独内为或外向交货包含到一个装运;

            由一个还是多只观点跟一个还是多独目的地;

            使用多种运载模式;

           
创建多摆设装运凭证:基本段,主要段及后继段;特殊之装运类型可用来这;

运输相关性Transportation Relevance

       
交货中的交货类型,交货行项目项目,和路线的运输相关性控制是否可以创建装运;

        为了能够创立装运,交货类型必须安装也跟运输相关;

        同样地,交货中必须至少发生一个交货行项目项目与运相关;

       
外向交货必须带有一个以及运相关的门道(不用于内于交货);一长达途径定义为出发点跟目的地中的连日,可能带有几独中间点;

       
如果持有三单标准(或者内于交货的时光少独)满足,交货具有运输计划状态A,那表示该交货凭证和运载相关;

        你当配备中为输设置运输相关性;

 

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 1 `timescale 1ns / 1ps
 2 
 3 module iic_ctrl(
 4     input clk,
 5     input rst_n,
 6     input local_rd,
 7     input local_wr,
 8     
 9     input iic_busy,
10     output reg com_rd,
11     output reg com_wr
12     );
13     
14     wire ready;
15     
16     assign ready = !iic_busy;
17     
18     //写命令
19     always@(posedge clk or negedge rst_n)begin
20         if(!rst_n)
21             com_wr <= 0;
22         else if(local_wr && ready)//iic总线空闲时才响应操作
23             com_wr <= 1;
24         else 
25             com_wr <= 0;
26     end
27     
28     //读命令
29     always@(posedge clk or negedge rst_n)begin
30         if(!rst_n)
31             com_rd <= 0;
32         else if(local_rd && ready)
33             com_rd <= 1;
34         else 
35             com_rd <= 0;
36     end
37     
38     
39 endmodule

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  以下分别是器件地址也1字节的EEPROM的单字节写及朗诵操作,需要注意的凡DEVICE
ADDRESS段中前四号稳定是4’b1010,后三各类因EEPROM地址信号电平决定(本次实验地点信号引脚均接地,因此后三各吗000),最后一个是朗诵写标志位,低电平写。

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整体代码如下:

  此处详细说明下双向端口使用:顶层模块中成立三态门结构,在输出使能有效时作为出口端口,无效是展现高阻态,此时看作输入端口,由sda_in信号读取数值。那双向端口如何仿真呢?很简短,在测试文件被也组织一个三态门结构,而输出使能信号呢计划受到输出使能信号的相反值,这样于统筹中该端口呈现高阻态时,正好在测试文件中相应端口作为出口的流。可以小心到自己于顶层模块中在了有限独虚假接口:state_c和sda_en,方便在测试文件被找到给起响应的职位。测试文件如下:

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写操作:

  有矣钟信号,下一样步就是是透过不同之状态实现SDA信号线满足上述时序要求。我们先来分状态(实际上时序图中还深受咱们标识好了),很扎眼综合考虑写及朗诵两种时序,状态应定义也:初始状态、开始、写控制、响应1、写地址、响应2、写多少、响应3、重新开、读控制、响应4、读数据、不响应、停止。这里描绘控制以及朗诵控制就凡DEVICE
ADDRESS阶段,唯一的别在读写标志位不同。能看以上状态划分包括写流程分支和读流程分支,可以依据指令用一个表明位加以区别。

  IIC商谈被老是SCL高电平期间即等同次等操作,因此为让每个状态都发出整数只SCL周期(完整分频计数周期),对每个状态进行比特计数,写控制、地址、写多少、读控制、读数据等计数周期是8,其他也1。另外呢确保代码的“健壮性”,也便是就发送1byte数量后没有响应也不至于挂死在守候响应等,设定当历次等待响应阶段要响应才上下一操作,否则回初始状态。由此赢得状态转移图(只囊括要流程,转移条件及非响应回到IDLE状态不打生):

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  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top(
  4     
  5     input sys_clk_p,
  6     input sys_clk_n,
  7     input rst_n,
  8     input [1:0] key,
  9     //仿真接口
 10     output sda_en,
 11     output [13:0] state_c,
 12     
 13     //EEPROM接口
 14     output scl,
 15     inout sda
 16     );
 17     
 18     wire sys_clk_ibufg;
 19     (*keep = "true"*)wire busy;
 20     (*keep = "true"*)wire read,write;
 21     wire [7:0] rd_data;
 22     wire rd_data_vld;
 23     (*keep = "true"*)wire sda_reg,sda_in;
 24     (*keep = "true"*)wire [1:0] key_vld;
 25     //(*keep = "true"*)wire sda_en;
 26     //(*keep = "true"*)wire [13:0] state_c;
 27     wire [39:0] probe0;
 28     
 29     IBUFGDS #
 30     (
 31     .DIFF_TERM ("FALSE"),
 32     .IBUF_LOW_PWR ("FALSE")
 33     )
 34     u_ibufg_sys_clk
 35     (
 36     .I (sys_clk_p),     //差分时钟的正端输入,需要和顶层模块的端口直接连接
 37     .IB (sys_clk_n),    // 差分时钟的负端输入,需要和顶层模块的端口直接连接
 38     .O (sys_clk_ibufg)  //时钟缓冲输出
 39     );
 40     
 41     
 42     key_filter
 43     #(.DATA_W(24),
 44       .KEY_W(2),
 45       .TIME_20MS(4_000_000))
 46     key_filter
 47     (
 48        .clk (sys_clk_ibufg)   ,
 49        .rst_n(rst_n)  ,
 50        .key_in (key),    //按键 按下为低电平
 51        .key_vld(key_vld) 
 52     );
 53     
 54     iic_ctrl iic_ctrl(
 55     .clk(sys_clk_ibufg),
 56     .rst_n(rst_n),
 57     .local_wr(key_vld[1]),
 58     .local_rd(key_vld[0]),
 59     
 60     .iic_busy(busy),
 61     .com_rd(read),
 62     .com_wr(write)
 63     );
 64     
 65     iic_interface
 66     #(.SCL_CYC(1000))
 67     iic_interface(
 68     .clk(sys_clk_ibufg),
 69     .rst_n(rst_n),
 70     
 71     //用户侧接口
 72     .write_en(write),  //写指令
 73     .read_en(read),    //读指令
 74     .share_addr(8'h15),//读写复用地址
 75     .wri_data(8'h32),  //待写入数据
 76     .wri_data_vld(1'b1),
 77     .busy(busy),       //总线忙信号
 78     .rd_data(rd_data), //读回数据
 79     .rd_data_vld(rd_data_vld),
 80     //仿真接口
 81     .state_c(state_c),
 82     //eeprom侧接口
 83     .scl(scl), //时钟
 84     .sda_in(sda_in),
 85     .sda_en(sda_en),
 86     .sda_reg(sda_reg)
 87     );
 88     
 89     //三态门
 90     assign sda    = sda_en ? sda_reg : 1'bz;
 91     assign sda_in = sda;
 92     
 93     ila_0 ila_0 (
 94     .clk(sys_clk_ibufg), // input wire clk
 95     .probe0(probe0) // input wire [39:0] probe0
 96 );
 97 
 98     assign probe0[13:0] = state_c; //14bit
 99     assign probe0[14] = busy;
100     assign probe0[15] = scl;
101     assign probe0[16] = sda_en;
102     assign probe0[17] = sda_reg;
103     assign probe0[18] = sda_in;
104     assign probe0[19] = write;
105     assign probe0[20] = read;
106     assign probe0[39:21] = 0;
107     
108 endmodule

 顶层模块例化子模块:

  定义状态参数并使独热码进行编码:

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、scl这些基本信号数据正常,仿真通过。实际上就是规划过程被遇些小问题,修改代码后的结果。下一致步而在线调试了,这里是本篇博文最后一个重要要证明的情节。以往自家会见利用上加属性的艺术(*mark_debug

“true”*)标志要观察的信号,再在综合后下debug设置导引入调试IP核。经过试验发现调试核的引入是经过添加约束之章程贯彻之,而且当要观察别的信号时欠约束部分要变更否则报错,所以这边运用IP核例化调试探测流程,直接当IP
catalog中生成ILA
IP核。这里产生一个稍微技巧:生成IP核是才行使一个探针信号,并把各富有装置的于充分,且使OOC方式。在例化IP核后采用是信号的不比位富有部分连接要在线观察的信号。这样好避以勤综合、布局布线的经过遭到还编译ILA
IP核部分,节约时间。

  打开硬件管理器,下载bit流后自动打开调试界面。设置点条件观察波形,这里可以生便利的使状态信号的不等状态设置点条件。

写操作:

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 读操作:葡京在线开户 9

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  写副数据定义也8’h32,读取bit依次是0011_0010,即为32,说明对用写副数据读出。大家可于此次实验基础及扩大,比如实现页写模式,或是使用串口来发送读写指令并宣读回数据等。经过此次博文,掌握了IIC协议的四段式状态机实现方式,双向端口的三态门结构以及假冒伪劣艺术,并会灵活运用ILA
IP核进行在线调试。希望大家和自我同取得广大。欢迎交流~

  读写操作过程遭到状态转移、比特计数器、sda

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  IIC协商时序格式以Datasheet中不时序图的样式供大家参考。IIC协议来同一条时钟线SCL和同等久对线数据总线SDA。SDA在SCL高电平时保安静,否则便是开始还是收尾条件。

  至此所有的筹划工作且曾到位,接下去就是根据上述分析编写代码。在编排代码之前大概介绍明德扬四段式状态机的设计思想和代码规范:四段式状态机实质齐是于三段式状态机基础上独立提出状态转移条件定义之布局。目的是让设计者一个时间段才注意让同一码业务,也就是说当设计状态机的时候先管状态转移流程规定,而标准用不同的信号名代替,等状态转移流程规定后再也定义转移条件。这样做的别样一个益处是当做条件的信号名可以十分有益的在延续时序逻辑中以。其中用于代替条件的信号名要遵循类似如下格式:<state_c>2<state_n>。<>处用状态名代替。

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 1 `timescale 1ns / 1ps
 2 
 3 module key_filter
 4 #(parameter DATA_W    = 24,
 5             KEY_W     = 2,
 6             TIME_20MS = 4_000_000)
 7 (
 8    input clk    ,
 9    input rst_n  ,
10    input [KEY_W-1 :0] key_in ,    //按键 按下为低电平
11    output reg [KEY_W-1 :0] key_vld 
12 );
13 
14     reg [DATA_W-1:0] cnt;
15     reg flag;
16     reg [KEY_W-1 :0] key_in_ff1;
17     reg [KEY_W-1 :0] key_in_ff0;
18 
19     wire add_cnt,end_cnt;
20     
21     //延时计数器
22     always  @(posedge clk or negedge rst_n)begin
23         if(rst_n==1'b0)
24             cnt <= 0;
25         else if(add_cnt)begin
26             if(end_cnt)
27                 cnt <= 0;
28             else
29                 cnt <= cnt + 1'b1;
30         end
31         else
32             cnt <= 0;
33     end
34     //按下状态才计数,松手清零
35     assign add_cnt = flag == 1'b0 && (key_in_ff1 != 2'b11); 
36     assign end_cnt = add_cnt && cnt == TIME_20MS - 1;
37     
38     //计数标志位,0有效 为了只计数一个周期
39     always  @(posedge clk or negedge rst_n)begin 
40         if(rst_n==1'b0)begin
41             flag <= 1'b0;
42         end
43         else if(end_cnt)begin
44             flag <= 1'b1;
45         end
46         else if(key_in_ff1 == 2'b11)begin//松手重新清零
47             flag <= 1'b0;
48         end
49     end
50     
51     //同步处理
52     always  @(posedge clk or negedge rst_n)begin 
53         if(rst_n==1'b0)begin
54             key_in_ff0 <= 0;
55             key_in_ff1 <= 0;
56         end
57         else begin
58             key_in_ff0 <= key_in    ;
59             key_in_ff1 <= key_in_ff0;
60         end
61     end
62 
63     //输出有效
64     always  @(posedge clk or negedge rst_n)begin 
65         if(rst_n==1'b0)begin
66             key_vld <= 0;
67         end
68         else if(end_cnt)begin
69             key_vld <= ~key_in_ff1;
70         end
71         else begin
72             key_vld <= 0;
73         end
74     end
75     
76 endmodule

  先规划外模块和顶层模块,之后对顶层模块进行虚假测试,这时观察各个模块中信号数值分析排查问题。有了时序接口模块,在对无误情况下,已经好实现对EEPROM的读写操作。现在显而易见规划目的,我们若落实EEPROM的一致字节约数据读写,因此好通过按键发送指令向EEPROM中某地址被描写副随便一个数,之后用另外一个按键发送读指令以刚刚写副地址被多少读出的主意证明读写操作是否健康干活。编写控制模块(控制模块仅实现IIC总线空闲时才应操作,实际上用按键方式犹豫时间隔较丰富,不会见出现多单指令抢占总线的情景,这里设计控制模块是以适应其他场所还是效益扩展用途)

  发送端发送1byte数量后,接收端在产一个SCL高电平期间拉低总线表示对,即接收数据成功。

  案例使明德扬设计思想形成。IIC协议是很常用的接口协议,在电子类岗位招聘要求吃常常出现其的身影。关于IIC协议这里仅仅开简单介绍,详细信息请自行百度或查看有关Datasheet,网上资料十分多。该篇博文主要谈怎么样用verilog来讲述IIC协议,以朗诵写EEPROM为条例带领大家了解下明德扬四段式状态机规范与优势,另外还有一对好当筹划过程遭到总的阅历技术。

  1 `timescale 1ns / 1ps
  2 
  3 module iic_interface#(parameter SCL_CYC = 1000)//200KHz
  4 (
  5     input clk,
  6     input rst_n,
  7     
  8     //用户侧接口
  9     input write_en,//写指令
 10     input read_en, //读指令
 11     input [7:0]share_addr,    //读写复用地址
 12     input [7:0] wri_data,//代写入数据
 13     input wri_data_vld,
 14     
 15     output reg busy,//总线忙信号
 16     output reg [7:0] rd_data,//读回数据
 17     output reg rd_data_vld,
 18     
 19     //仿真用接口
 20     output reg [13:0] state_c,
 21     
 22     //eeprom侧接口
 23     output reg scl, //时钟
 24     input sda_in,
 25     output reg sda_en,
 26     output reg sda_reg
 27     
 28     );
 29     
 30     reg [11:0] div_cnt;
 31     reg high_middle,low_middle;
 32     reg [3:0] bit_cnt;
 33     reg [3:0] N;
 34     //(*keep = "true"*)reg [13:0] state_c;
 35     reg [13:0] state_n;
 36     reg [7:0] wri_byte;
 37     reg rd_flag;
 38     reg [7:0] rd_buf;
 39     reg [13:0] state_c_tmp;
 40     reg [7:0] device_addr_wr_shift;
 41     
 42     wire add_bit_cnt,end_bit_cnt;
 43     wire add_div_cnt,end_div_cnt;
 44     wire idle2start,start2wri_ctrl,wri_ctrl2ack1,ack12addr,addr2ack2,ack22wri_data;
 45     wire wri_data2ack3,ack32stop,ack22re_start,re_start2rd_ctrl,rd_ctrl2ack4;
 46     wire ack42rd_data,rd_data2nack,nack2stop,stop2idle,ack2idle;
 47     reg ack_valid,ack_invalid;
 48     wire [2:0] cs;
 49     wire wri_vld;
 50     wire [7:0] device_addr_rd,device_addr_wr;
 51     wire [7:0] word_addr;
 52     
 53     //状态编码
 54     localparam IDLE     = 14'b00_0000_0000_0001,//1
 55                START    = 14'b00_0000_0000_0010,//2
 56                WRI_CTRL = 14'b00_0000_0000_0100,//4
 57                ACK1     = 14'b00_0000_0000_1000,//8
 58                ADDR     = 14'b00_0000_0001_0000,//10
 59                ACK2     = 14'b00_0000_0010_0000,//20
 60                WRI_DATA = 14'b00_0000_0100_0000,//40
 61                ACK3     = 14'b00_0000_1000_0000,//80
 62                RE_START = 14'b00_0001_0000_0000,//100
 63                RD_CTRL  = 14'b00_0010_0000_0000,//200
 64                ACK4     = 14'b00_0100_0000_0000,//400
 65                RD_DATA  = 14'b00_1000_0000_0000,//800
 66                NACK     = 14'b01_0000_0000_0000,//1000
 67                STOP     = 14'b10_0000_0000_0000;//2000
 68     
 69     //分频计数器 在响应操作直到完成或退出到IDLE中间都计数
 70     always@(posedge clk or negedge rst_n)begin
 71         if(!rst_n)
 72             div_cnt <= 0;
 73         else if(add_div_cnt)begin
 74             if(end_div_cnt)
 75                 div_cnt <= 0;
 76             else 
 77                 div_cnt <= div_cnt + 1'b1;
 78         end
 79         else 
 80             div_cnt <= 0;
 81     end
 82     
 83     assign add_div_cnt = busy == 1;
 84     assign end_div_cnt = add_div_cnt && div_cnt == SCL_CYC - 1;
 85     
 86     //比特计数器
 87     always@(posedge clk or negedge rst_n)begin
 88         if(!rst_n)
 89             bit_cnt <= 0;
 90         else if(add_bit_cnt)begin
 91             if(end_bit_cnt)
 92                 bit_cnt <= 0;
 93             else 
 94                 bit_cnt <= bit_cnt + 1'b1;
 95         end
 96     end
 97     
 98     assign add_bit_cnt = end_div_cnt;
 99     assign end_bit_cnt = add_bit_cnt && bit_cnt == N - 1;
100     
101     always@(*)begin
102         case(state_c)
103             WRI_CTRL:N <= 8;
104             ADDR:N <= 8;
105             WRI_DATA:N <= 8;
106             RD_CTRL:N <= 8;
107             RD_DATA:N <= 8;
108             default:N <= 1;
109         endcase
110     end
111     
112     //---------------------iic时序四段式状态机部分-------------------------
113     
114     //时序逻辑描述状态转移
115     always@(posedge clk or negedge rst_n)begin
116         if(!rst_n)
117             state_c <= IDLE;
118         else 
119             state_c <= state_n;
120     end
121     
122     //组合逻辑描述状态转移条件
123     always@(*)begin
124         case(state_c)
125             IDLE:begin       //空闲状态
126                 if(idle2start)
127                     state_n <= START;
128                 else 
129                     state_n <= state_c;
130             end
131             
132             START:begin    //产生开始条件 即SCL高电平期间SDA拉低
133                 if(start2wri_ctrl)
134                     state_n <= WRI_CTRL;
135                 else 
136                     state_n <= state_c;
137             end
138             
139             WRI_CTRL:begin  //写器件地址和写标志位
140                 if(wri_ctrl2ack1)
141                     state_n <= ACK1;
142                 else 
143                     state_n <= state_c;
144             end
145             
146             ACK1:begin   //等待响应
147                 if(ack12addr)
148                     state_n <= ADDR;
149                 else if(ack2idle)
150                     state_n <= IDLE;
151                 else 
152                     state_n <= state_c;
153             end
154             
155             ADDR:begin  //写存储单元地址
156                 if(addr2ack2)
157                     state_n <= ACK2;
158                 else 
159                     state_n <= state_c;
160             end
161             
162             ACK2:begin   //等待响应2
163                 if(ack22wri_data)   //写操作
164                     state_n <= WRI_DATA;
165                 else if(ack22re_start)//读操作
166                     state_n <= RE_START;
167                 else if(ack2idle)
168                     state_n <= IDLE;
169                 else 
170                     state_n <= state_c;
171             end
172             
173             WRI_DATA:begin   //写数据 8bit
174                 if(wri_data2ack3)
175                     state_n <= ACK3;
176                 else 
177                     state_n <= state_c;
178             end
179             
180             ACK3:begin   //等待响应3
181                 if(ack32stop)
182                     state_n <= STOP;
183                 else if(ack2idle)
184                     state_n <= IDLE;
185                 else 
186                     state_n <= state_c;
187             end
188             
189             RE_START:begin  //若为读操作在响应2后再次构造开始条件
190                 if(re_start2rd_ctrl)
191                     state_n <= RD_CTRL;
192                 else 
193                     state_n <= state_c;
194             end
195             
196             RD_CTRL:begin   //写入存储单元地址和读标志位
197                 if(rd_ctrl2ack4)
198                     state_n <= ACK4;
199                 else 
200                     state_n <= state_c;
201             end
202             
203             ACK4:begin  //等待响应4
204                 if(ack42rd_data)
205                     state_n <= RD_DATA;
206                 else if(ack2idle)
207                     state_n <= IDLE;
208                 else 
209                     state_n <= state_c;
210             end
211             
212             RD_DATA:begin  //读数据 8bit
213                 if(rd_data2nack)
214                     state_n <= NACK;
215                 else 
216                     state_n <= state_c;
217             end
218             
219             NACK:begin  //不响应 无操作即可
220                 if(nack2stop)
221                     state_n <= STOP;
222                 else 
223                     state_n <= state_c;
224             end
225             
226             STOP:begin  //构造停止条件
227                 if(stop2idle)
228                     state_n <= IDLE;
229                 else 
230                     state_n <= state_c;
231             end
232             
233             default:
234                 state_n <= IDLE;
235         endcase
236     end
237     
238     //连续赋值语句定义状态转移条件
239     assign idle2start       = state_c  == IDLE     && (write_en || read_en);
240     assign start2wri_ctrl   = state_c  == START    && end_bit_cnt;  
241     assign wri_ctrl2ack1    = state_c  == WRI_CTRL && end_bit_cnt;
242     assign ack12addr        = state_c  == ACK1     && ack_valid && end_bit_cnt;
243     assign addr2ack2        = state_c  == ADDR     && end_bit_cnt;
244     assign ack22wri_data    = state_c  == ACK2     && ack_valid && !rd_flag && end_bit_cnt;
245     assign wri_data2ack3    = state_c  == WRI_DATA && end_bit_cnt;
246     assign ack32stop        = state_c  == ACK3     && ack_valid && end_bit_cnt;
247     assign ack22re_start    = state_c  == ACK2     && ack_valid && rd_flag && end_bit_cnt;
248     assign re_start2rd_ctrl = state_c  == RE_START && end_bit_cnt;
249     assign rd_ctrl2ack4     = state_c  == RD_CTRL  && end_bit_cnt;
250     assign ack42rd_data     = state_c  == ACK4     && ack_valid && end_bit_cnt;
251     assign rd_data2nack     = state_c  == RD_DATA  && end_bit_cnt;
252     assign nack2stop        = state_c  == NACK     && ack_invalid && end_bit_cnt;
253     assign stop2idle        = state_c  == STOP     && end_bit_cnt;
254     assign ack2idle         = ack_state && ack_invalid;
255     
256 
257     
258     always@(posedge clk or negedge rst_n)begin
259         if(!rst_n)
260             ack_valid <= 0;
261         else if(ack12addr || ack22wri_data || ack32stop || ack22re_start || ack42rd_data || ack2idle)
262             ack_valid <= 0;
263         else if(ack_state && high_middle && !sda_en && !sda_in)
264             ack_valid <= 1;
265     end
266     
267     assign ack_state = state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4;
268     
269     always@(posedge clk or negedge rst_n)begin
270         if(!rst_n)
271             ack_invalid <= 0;
272         else if(state_c == NACK && high_middle && !sda_en && sda_in)
273             ack_invalid <= 1;
274         else if(end_bit_cnt)
275             ack_invalid <= 0;
276     end
277     
278     //时序逻辑描述状态输出
279     
280     //scl时钟信号
281     always@(posedge clk or negedge rst_n)begin
282         if(!rst_n)
283             scl <= 0;
284         else if(add_div_cnt && div_cnt == SCL_CYC/4 - 1)
285             scl <= 1;
286         else if(add_div_cnt && div_cnt == SCL_CYC/4 + SCL_CYC/2 - 1)
287             scl <= 0;
288     end
289     
290     //找到scl高低电平中间点
291     always@(posedge clk or negedge rst_n)begin
292         if(!rst_n)
293             high_middle <= 0;
294         else if(add_div_cnt && div_cnt == SCL_CYC/2 - 1)
295             high_middle <= 1;
296         else 
297             high_middle <= 0;
298     end
299     
300     //三态门输出使能
301     always@(posedge clk or negedge rst_n)begin
302         if(!rst_n)
303             sda_en <= 1;
304         else if(idle2start || ack12addr || ack22wri_data || ack32stop || ack22re_start || nack2stop)
305             sda_en <= 1;
306         else if(wri_ctrl2ack1 || addr2ack2 || wri_data2ack3 || rd_ctrl2ack4 || rd_data2nack || ack2idle || stop2idle)
307             sda_en <= 0;
308     end
309     
310     //数据总线输出寄存器
311     always@(posedge clk or negedge rst_n)begin
312         if(!rst_n)
313             sda_reg <= 1;
314         else if(idle2start)
315             sda_reg <= 1;
316         else if((state_c == START || state_c == RE_START) && high_middle)
317             sda_reg <= 0;
318         else if(state_c == WRI_CTRL)
319             sda_reg <= device_addr_wr[7-bit_cnt];
320         else if(state_c == ADDR)
321             sda_reg <= word_addr[7 - bit_cnt];
322         else if(state_c == WRI_DATA)
323             sda_reg <= wri_data[7 - bit_cnt];
324         else if(state_c == STOP && high_middle)
325             sda_reg <= 1;
326         else if(ack22re_start)
327             sda_reg <= 1;
328         else if(state_c == RE_START && high_middle)
329             sda_reg <= 0;
330         else if(state_c == RD_CTRL)
331             sda_reg <= device_addr_rd[7- bit_cnt];
332         else if(ack_state)
333             sda_reg <= 0;
334         else if(nack2stop)
335             sda_reg <= 0;
336     end
337     
338     assign device_addr_wr = {4'b1010,cs,1'b0};
339     assign cs             = 3'b000;
340     assign word_addr      = share_addr;
341     assign device_addr_rd = {4'b1010,cs,1'b1};
342     
343     //读取数据缓存
344     always@(posedge clk or negedge rst_n)begin
345         if(!rst_n)
346             rd_buf <= 0;
347         else if(state_c == RD_DATA && high_middle)
348             rd_buf <= {rd_buf[6:0],sda_in};
349     end
350     
351     //读数据有效指示
352     always@(posedge clk or negedge rst_n)begin
353         if(!rst_n)
354             rd_data_vld <= 0;
355         else if(rd_data2nack)
356             rd_data_vld <= 1;
357         else 
358             rd_data_vld <= 0;
359     end
360     
361     //读数据输出
362     always@(posedge clk or negedge rst_n)begin
363         if(!rst_n)
364             rd_data <= 0;
365         else 
366             rd_data <= rd_buf;
367     end
368     
369     //读标志位
370     always@(posedge clk or negedge rst_n)begin
371         if(!rst_n)
372             rd_flag <= 0;
373         else if(read_en)
374             rd_flag <= 1;
375         else if(rd_flag && (stop2idle || state_c == IDLE))
376             rd_flag <= 0;
377     end
378     
379     //总线忙信号
380     always@(posedge clk or negedge rst_n)begin
381         if(!rst_n)
382             busy <= 0;
383         else if(write_en || read_en)
384             busy <= 1;
385         else if(busy == 1 &&(stop2idle || state_c == IDLE))
386             busy <= 0;
387     end
388     
389 endmodule

   可以见见状态机部分逐个分为:时序逻辑描述状态转移,组合逻辑描述状态转移条件,连续赋值定义状态转移条件与时序逻辑描述状态相关输出。并且至始至终使用state_c和state_n两个信号表示现态和次态,使逻辑更是清晰。接口部分为好仿真和调剂,加入状态信号state_c。这里提到到一个双向端口sda,用三单信号:输出使能sda_en,输出寄存器sda_reg和输入缓存sda_in表示。在顶层模块中行使这三只信号通过三态门的形式为闹,关于三态门的采用细节及虚伪艺术稍后讲述。

  我之开发板使用差分晶振作为系统时钟,在测试文件被吗要因不同分信号的款式让出钟。与单端时钟唯一的分在受起点儿个新开始值不同周期同的钟表信号。其中为找到响应位置,引入状态编码,并当待给出响应的随时拉低总线。运行行为仿真:

读操作:

完整布局:

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  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top_tb;
  4     
  5     reg sys_clk_p,sys_clk_n;
  6     reg rst_n;
  7     reg [1:0] key;
  8     
  9     wire scl;
 10     wire sda;
 11     wire sda_en;//高电平时待测试文件为输出
 12     
 13     reg [15:0] myrand;
 14     reg sda_tb_out;
 15     wire [13:0] state_c;
 16     
 17     eeprom_top eeprom_top(
 18     .sys_clk_p(sys_clk_p),
 19     .sys_clk_n(sys_clk_n),
 20     .rst_n(rst_n),
 21     .key(key),
 22     .sda_en(sda_en),
 23     .state_c(state_c),
 24     .scl(scl),
 25     .sda(sda)
 26     );
 27     
 28     assign sda = (!sda_en) ? sda_tb_out : 1'bz;
 29     
 30     parameter CYC = 5,
 31               RST_TIME = 2;
 32     
 33     defparam eeprom_top.key_filter.TIME_20MS = 200;
 34     
 35     initial begin
 36         sys_clk_p = 0;
 37         forever #(CYC/2) sys_clk_p = ~sys_clk_p;
 38     end
 39     
 40     initial begin
 41         sys_clk_n = 1;
 42         forever #(CYC/2) sys_clk_n = ~sys_clk_n;
 43     end
 44     
 45     localparam IDLE     = 14'b00_0000_0000_0001,
 46                START    = 14'b00_0000_0000_0010,
 47                WRI_CTRL = 14'b00_0000_0000_0100,
 48                ACK1     = 14'b00_0000_0000_1000,
 49                ADDR     = 14'b00_0000_0001_0000,
 50                ACK2     = 14'b00_0000_0010_0000,
 51                WRI_DATA = 14'b00_0000_0100_0000,
 52                ACK3     = 14'b00_0000_1000_0000,
 53                RE_START = 14'b00_0001_0000_0000,
 54                RD_CTRL  = 14'b00_0010_0000_0000,
 55                ACK4     = 14'b00_0100_0000_0000,
 56                RD_DATA  = 14'b00_1000_0000_0000,
 57                NACK     = 14'b01_0000_0000_0000,
 58                STOP     = 14'b10_0000_0000_0000;
 59     
 60     initial begin
 61         rst_n = 1;
 62         #1;
 63         rst_n = 0;
 64         #(CYC*RST_TIME);
 65         rst_n = 1;
 66     end
 67     
 68     initial begin
 69         #1;
 70         key = 2'b11;
 71         #(CYC*RST_TIME);
 72         #(CYC*10);
 73         
 74         press_key_wr;
 75         #120_000;
 76         press_key_rd;
 77         #80_000;
 78         $stop;
 79     end
 80     
 81     //构造响应条件
 82     always@(*)begin
 83         if(state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4)
 84             sda_tb_out <= 0;
 85         else 
 86             sda_tb_out <= 1;
 87     end
 88     
 89     task press_key_wr;
 90     begin
 91         repeat(20)begin//模拟抖动过程
 92             myrand = {$random}%400;
 93             #myrand key[1] = ~key[1];
 94         end
 95         key[1] = 0;
 96         #3000;
 97         repeat(20)begin
 98             myrand = {$random}%400;
 99             #myrand key[1] = ~key[1];
100         end
101         key[1] = 1;
102         #3000;
103     end
104     endtask
105     
106     task press_key_rd;
107     begin
108         repeat(20)begin//模拟抖动过程
109             myrand = {$random}%400;
110             #myrand key[0] = ~key[0];
111         end
112         key[0] = 0;
113         #3000;
114         repeat(20)begin
115             myrand = {$random}%400;
116             #myrand key[0] = ~key[0];
117         end
118         key[0] = 1;
119         #3000;
120     end
121     endtask
122     
123 endmodule

   剩下只需要参加按键消抖模块,并将按键消抖模块,控制模块还有时序接口模块都例化在顶层文件中即可。按键消抖模块于事先的博文被生叙,这里以计数器配合状态标志位的方法实现。需要证明的是大半个按键使用一个按键消抖模块的计划方法:只需要以信号位富有定义也而易参数。

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  好了,有矣上述五摆设时先后图我们便知如果怎么了,就是落实这些时序嘛!对于这种串行时序,时间发先后都操作差异较生的设为此状态机实现。每种型操作定义在一个态中,状态里用多单操作则配合计数器实现。整体规划思路如下:先构造时钟信号SCL,这里频率定义也200KHz,而系统时钟有频率为200MHz差分晶振提供,显然要为此到分频计数器。由于SCL高电平期间数据要保持平稳,所以我们以分频计数器计数到1/4地处拉高SCL,3/4远在拉低SCL,这样做的利是当了计数时正处在SCL低电平中间点,此处作为数据变化的时刻再适合不了。

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  看一下软件分析产生的规律图结构(ILA
IP核是随后加上的):